模拟与混合信号IC设计，被公认为半导体行业最难自动化的环节：工艺模型、器件尺寸、噪声与失配、版图寄生，处处依赖工程师的经验。本文记录一次真实尝试：让AI智能体Codex与DeepSeek大模型协作，在一台普通Windows电脑上，从零安装工具链、搭建模拟与数字IC设计与仿真平台，并全自动完成一颗64通道可编程高速光子计数前端ASIC的设计、验证与报告。全程几乎没有手写一行代码。

1 工具安装过程

1.1 两位主角：Codex 与 DeepSeek

Codex是OpenAI推出的编程智能体桌面应用：你只需要用自然语言描述目标，它就能自主执行终端命令、读写文件、运行脚本与仿真，相当于一位听得懂人话、还能干活的研发助理。DeepSeek是深度求索公司发布的国产大模型，API价格低、中文能力强，在本项目中负责方案讨论、代码审查与文案润色，二者分工明确：Codex负责执行与工程化，DeepSeek负责思考与把关。

1.2 Codex 桌面版下载与安装

第一步：访问OpenAI官网的Codex页面，下载Windows安装包并运行安装；第二步：安装完成后登录OpenAI账号，打开项目工作区；第三步：用自然语言下达第一个任务，例如："检查本机缺少哪些芯片设计工具，从网上下载安装好"。接下来就是Agent的表演时间。

1.3 DeepSeek API 接入

第一步：访问platform.deepseek.com注册账号并完成实名认证；第二步：充值少量金额（DeepSeek按token计费，价格远低于主流闭源模型，适合长流程反复调用）；第三步：在"API Keys"页面创建密钥（sk-开头）；第四步：在Codex或代理工具中配置接口地址https://api.deepseek.com，模型可选deepseek-chat（通用对话）或deepseek-reasoner（深度推理）。

1.4 数字EDA工具链：让AI从网上下载

先补一点背景：数字设计离不开综合与仿真。Yosys是当下最流行的开源逻辑综合工具，能把Verilog代码翻译成门级网表；Icarus Verilog是老牌开源仿真器；GTKWave是配套的波形查看器；OSS CAD Suite是YosysHQ维护的一体化开源工具包，把这些工具打包在一起，Windows用户开箱即用。

第一步：Agent先探测本机，确认yosys、iverilog、gtkwave均未安装；第二步：它自动到GitHub获取最新版本（2026-08-25每日版，Windows x64压缩包约568MB）；第三步：实测GitHub直连只有约20KB/s，Agent自动测试多个加速镜像，最终选用gh-proxy.com（约1.84MB/s），约5分钟下载完成，并准备了ghfast.top（约650KB/s）作为备选；第四步：用系统tar命令解压到C:\Tools\oss-cad-suite，并把bin与lib两个目录同时加入PATH（lib目录里是运行库，只加bin会报DLL缺失）；第五步：验证，yosys -V输出0.68，iverilog -V输出14.0，一切正常。

1.5 补充工具：KLayout 与标准单元库

KLayout是德国开发者Matthias Köfferlein维护的开源版图工具，功能对标商业版图软件，常用于GDS查看、编辑与DRC检查。本项目通过pip install klayout安装其Python接口（0.30.11），用于版图脚本自动化，GUI版因官网下载过慢暂缓。Nangate45是Nangate公司开放的45nm标准单元库，学术与开源流程广泛使用，从OpenROAD-flow-scripts下载其typical时序库文件（6.4MB），供Yosys综合与面积统计使用。

1.6 模拟仿真器与 Python 环境

ngspice是伯克利SPICE的开源延续，免费、跨平台，支持直流、交流、瞬态、噪声与蒙特卡洛分析，是开源模拟设计的实际标准；将官方7z包解压到C:\Tools\ngspice即可使用。Python 3.13下用pip安装numpy、scipy、matplotlib、PyYAML、jinja2、cocotb（2.0.1）与python-docx。最后运行python -m autodigital info，一次性列出全部工具与版本号，环境即告就绪。

2 模拟IC设计与仿真平台自动搭建

为什么说模拟设计自动化更难？因为增益、带宽、噪声、功耗这些指标相互制约，还和工艺强相关，一个尺寸动全身。Agent搭建的AUTOANALOG平台给出了答案：YAML配置描述设计，参数化网表构建器自动生成OTA、折叠共栅CSA、CR-RC成形器、完整前端链等电路模板；SimRunner仿真运行器自动探测HSPICE与ngspice双引擎，无许可证时自动回退到ngspice；指标提取覆盖AC开环增益恢复、瞬态压摆与建立时间、DC共模范围、前端脉冲增益与峰时与基线恢复与线性度、噪声ENC与功耗；再交由规格驱动的差分进化优化器做尺寸寻优，最后做Monte Carlo分析并自动输出HTML与JSON报告。测试台同样由代码自动生成，涵盖AC、TRAN、DC、前端脉冲、噪声、功耗六类，自动处理模型库路径与工作点提取。

作为验证，平台对低噪声前端读出链（折叠共栅电荷灵敏放大器、CR-RC成形器、两级Miller输出缓冲）自动优化，在正负7fC输入、10Mcps事件率下达到：等效噪声电荷ENC约128个电子、成形峰时8.08ns、功耗458微瓦、线性度6.2%，满足ENC小于150个电子、成形小于10ns、功耗小于1毫瓦的指标（表1）。日常使用只需几条命令：run做单点评估，optimize做尺寸优化，mc做蒙特卡洛，all一键跑完并输出最终报告。

表1 模拟前端读出链自动优化验证结果

3 数字IC设计与仿真平台自动搭建

数字侧平台AUTODIGITAL同步建成：工具探测、cocotb编译运行（iverilog或verilator）、results.xml结果解析、yosys综合（synth加abc -liberty加dfflibmap）、网表单元与面积统计、VCD波形转PNG、HTML报告，全部命令行自动化。过程中还排掉几个新框架的坑：cocotb 2.0的runner位于cocotb_tools包，编译需显式声明timescale（1ns/1ps）；Icarus默认输出FST波形，需用fst2vcd转成VCD；Yosys新版本stat格式变化，改为直接解析输出网表统计单元。

示例设计是I2C慢控制器：128字节（1024位）寄存器文件、7位从机地址、地址自动递增回绕、SCL与SDA毛刺滤波和开漏输出对。cocotb测试7项全部通过，覆盖复位默认、错误地址NACK、整幅写入、读写回环、部分写保持、自动回绕、NACK终止后新事务；用Nangate45综合得到5886个标准单元（含1024位寄存器文件）。自动生成的testbench框图见图1：左侧是bit-bang的I2C主机，中间是开漏总线wired-AND模型，右侧是被测的I2C慢控制器，下方是自动执行的测试用例，输出results.xml统计与VCD波形。

图1 自动生成的testbench框图（cocotb加I2C总线模型）

4 设计实例：64通道可编程高速光子计数模拟前端ASIC

4.1 芯片架构与寄存器控制

把模拟前端与I2C慢控制器整合成单芯片：I2C从机（数字）写128字节寄存器文件，每通道2字节配置三个8档旋钮，驱动64条模拟前端链，共享电源、偏置与参考电压（芯片系统框图见图2）。每通道配置为：byte[2n]的bit2到bit0是CSA电荷增益码，bit5到bit3是成形时间码；byte[2n+1]的bit2到bit0是输出缓冲增益码，合计64乘以9共576位，由寄存器位直接驱动模拟开关。芯片工作条件为正负7fC输入、10Mcps事件率（仿真用100ns间隔双脉冲验证基线恢复）、1.8V电源。寄存器映射见表2，I2C一次突发写入128字节即可完成全部64通道配置。

图2 芯片系统框图：64通道模拟前端、I2C慢控制器与寄存器控制

表2 寄存器映射（每通道2字节，I2C可写可读）

4.2 可编程电路实现（真实开关阵列）

电荷转换增益：CSA反馈电容采用40fF基础电容加20、40、80fF二进制位，S开关串接选择，Cf从40fF到180fF，对应增益约35到10.5mV/fC；成形时间：CR-RC成形器的积分电阻采用5kΩ基础加1.43、2.86、5.71kΩ旁路开关阵，电容1pF，时间常数从5ns到15ns（CR固定50ns做基线恢复）；输出缓冲增益：反相放大器R1固定10kΩ，R2为10、20、40kΩ旁路开关阵，增益从1倍到8倍。所有开关均为理想S开关（导通电阻100Ω），网表可直接做直流、交流、噪声与瞬态分析。

4.3 全自动仿真过程

Agent编写驱动脚本run_chip64.py：根据寄存器码自动生成24个单通道脉冲网表（增益、成形、缓冲各8档）与3个芯片级网表（功耗、64通道瞬态、噪声），在本地临时目录运行ngspice（兼容UNC网络盘），解析分页表格并提取增益、峰时、ENC、功耗、线性度，最后用matplotlib出图并生成HTML与JSON报告，流程见图3。

过程中Agent还自动发现并修复了多个问题：旁路电阻阵最初画成并联拓扑导致档位全部失效，改为串联链加旁路开关后正常；反相缓冲与两级OTA欠阻尼振铃，通过加大偏置电流与输入对管、加0.1pF反馈电容解决；对称CR-RC成形不良，改为CR固定50ns、积分时间常数可编程；另外还有若干单位换算与指标脚本的bug逐一修正。仿真量级：24个单通道网表加3个芯片级网表（每个芯片级网表含64条通道约2600个器件），单次全流程约50秒；64通道瞬态打印被分页为22张表格，由脚本自动拼接。

图3 全自动仿真流程（配置、网表、批量仿真、指标、报告）

4.4 仿真结果

三组8档扫描均单调可调（表3），64通道芯片级结果见表4；扫描曲线与瞬态波形见图4到图7。需要说明的是，成形档位寄存器直接控制的是积分时间常数（5到15ns），实测输出峰时还包含链路延迟，报告中两者同时给出；输出缓冲增益在高档位受带宽限制，脉冲峰值实测约4.8倍，直流增益已由独立交流测试验证准确。

表3 8档扫描结果（寄存器码0至7）

表4 64通道芯片级仿真结果

图4 电荷转换增益8档扫描（35到10.5 mV/fC）

图5 成形时间8档扫描（时间常数5至15 ns）

图6 输出缓冲增益8档扫描（1至8倍）

图7 64通道芯片瞬态波形（正负7fC注入）

4.5 这项工作意味着什么

站在集成电路设计专家视角，这次尝试的意义不在"省了几行代码"，而在三点：其一，模拟与混合信号设计首次实现了端到端、可复现的AI编排，配置即文档、网表即代码、报告即交付物，工程可复现性大幅提升；其二，AI智能体把工具链搭建、平台开发、电路设计、验证与文档全流程串了起来，资深工程师得以把精力从重复劳动转向架构创新，这正是应对行业设计人才短缺的一条可行路径；其三，它把"AI for EDA"从单点加速推进到流程级自动化，AI不再只是某个仿真或优化环节的加速器，而是整个设计流程的总指挥。

5 总结与展望

本次实测证明：AI智能体已经能把工具安装、平台搭建、电路设计、自动验证、报告输出全链路自动化，工程师从写代码转向提需求、看结果、做决策。Codex负责执行与工程实现，DeepSeek负责推理与文档，二者配合显著降低了混合信号IC设计工具链的学习与搭建成本。

展望下一步：接入真实PDK与工艺角仿真，补充版图寄生提取与后仿、静态时序分析与布局布线，引入多目标优化与云上并行仿真，逐步形成"AI原生"的芯片设计方法学，有望把混合信号芯片的设计周期从数月压缩到数周。AI不是替代工程师，而是让工程师专注更高层次的系统创新。

附录

全部平台代码、设计文件与仿真报告位于工作区AutoAnalogDesign中，可一键复现；当前采用LEVEL=1教学模型，接真实PDK后需替换工艺模型并复核。

本文由Codex基于实际工程记录整理，由高武教授确认。